摘 要： 在通信系統中，同步問題是實現信號正確解調的關鍵技術之一。為實現同步，提出了一種基于m序列的同步方法。該方法首先對接收信號進行差分相干解調得到解調序列，然后對解調序列與本地m序列同或運算后的結果按位求和，最后通過和值與門限的比較判斷是否同步。其中同或求和操作避免了復雜的相關處理過程，運算速度快并節約了硬件資源。整個過程的實現基于Xilinx公司的Spartan 6系列FPGA平臺，仿真調試表明該方法能夠準確同步且穩定度高。

　　關鍵詞：通信工程師論文, m序列,同步,FPGA,DPSK

　　FPGA?based implementation of m?sequence synchronization

　　SUI Ze?hui， CHANG Wen?ge

　　(College of Electronic Science and Engineering， National University of Defense Technology， Changsha 410073， China)

　　Abstract： In the communication system， synchronization is one of the key technologies to realize the correct signal demodulation. To achieve synchronization， a synchronization method based on m?sequence is proposed in this paper. At first， the demodulation sequence is got by the differential coherent demodulation operation of the received signal; then， all bits of the result of the demodulation sequence and the local m?sequence′s with?or operation are summed; finally， the comparison of the sum value and the threshold is carried out to judge whether the synchronization is achieved. The sum of the with?or operation′s result avoids the complex relevant operation， which performs fast and save the hardware resources. The implementation of the entire process is based on the Spartan6 series′ FPGA of the Xilinx Company. The simulation results show that the method can accurately realize the synchronization and has high stability.

　　Keywords： m?sequence; synchronization; FPGA; DPSK

　　在某測試系統中要對接收信號進行解調，從中獲取指令信息。由于指令的周期性，如果對接收信號直接進行解調幾乎不可能得到正確指令。為解決上述問題，可在每個指令周期內插入同步序列，先同步再解調，從而可保證解調指令的正確性。因此，本文提出了一種基于m序列的同步方法(以下簡稱同步方法)，并用FPGA 器件進行了實現。在FPGA的實現過程中，需要對m序列進行相關處理，文獻[1]給出了一種相關運算實現方法，但實現起來相對繁瑣，實用性不強。文獻 [2]提到了一種匹配濾波器法，但由于其全并行結構，硬件需求量大。文中根據相關運算原理設計了一種同或求和方法取代了復雜的相關運算，效果相同而實現難度大大降低，具有良好的應用價值。

　　1 m序列及其相關特性

　　1.1 m序列的產生

　　m序列是最長線性移位寄存器序列的簡稱[3]，是由移位寄存器加反饋后形成的，其結構如圖1所示。m序列由末級[an-r]輸出，末級與其他級的模2和作為第一級的輸入，構成反饋邏輯。其中[an-i](i=1，2，…，r)為移位寄存器中每位寄存器的狀態;[ci](i=1，2，…，r)為第i位寄存器的反饋系數。當[ci=0] 時，表示無反饋，將反饋線斷開;當[ci=1]時，表示在反饋，將反饋線連接起來。不同的反饋邏輯，即[ci]取不同的值，將產生不同的m序列。

　　圖1 反饋移位寄存器結構

　　1.2 m序列的相關特性

　　周期函數[s(t)]的自相關函數定義為：

　　[Rs(τ)=1T-T2T2s(t)s(t+τ)dτ] (1)

　　由此可求出m序列波形的連續相關函數[R(τ)，]即：

　　[R(τ)=1-N+1NTbτ，τ≤Tb-1N，τ>Tb] (2)

　　式中：[N]為m序列周期;[Tb]為碼元寬度。

　　圖2給出了[R(τ)]的波形圖。當時間周期[NTb]很長且[Tb]很小時，[R(τ)]近似于沖激函數[δ(τ)]的形狀。

　　圖2 m序列的自相關函數

　　2 m序列的同步方法

　　為便于理解，有必要在介紹同步方法之前首先介紹指令周期。指令周期如圖3所示。在20 μs的指令信號前50 μs處插入127 μs的DPSK調制[4]的本地m序列，m序列碼元寬度為1 μs，即有127位。DPSK信號前和指令信號后噪聲長度可任意，但要保證整個指令周期長度為297 μs。

　　圖3 指令周期圖

　　由指令周期可以知道，首先應該對接收信號進行DPSK解調。這里采用了一種差分相干解調方法[5]，既容易實現又滿足了項目的需要。接著，截取127位的解調序列與本地的127位m序列作相關處理，由1.2節m序列的相關特性知，當解調序列與本地序列相同時，兩者相關函數會有類似[δ]函數的脈沖出現，只要檢測到脈沖的出現就可斷定同步完成。然而在實際處理過程中，并沒有直接進行原始相關運算，而是根據相關運算原理，讓解調序列與本地序列進行同或運算，然后把運算結果按位求和(以下簡稱同或求和)，和值再與設置門限比較判斷是否同步。該方法實現效果相同，但使運算量由原來的[N2](N為m序列長度)級相乘累加運算變成了[N]級求和運算，運算速度快，節約了硬件資源。

　　由上述分析可把同步方法概括如下：首先對接收的DPSK信號進行差分相干解調得到解調序列;然后對解調序列與本地m序列同或求和;最后通過和值與門限的比較判斷是否同步，若和值大于門限則同步完成，否則繼續上述操作。圖4給出了同步方法流程圖。

　　3 同步的FPGA實現

　　FPGA為現場可編程邏輯器件，具有集成度高、編程靈活、功耗低、設計編程速度快等特點。Xilinx公司Spartan 6系列[6]FPGA中的XC6SLX45?2CSG324提供了高級功耗管理技術、150 000個邏輯單元、硬核DRAM存儲器、250 MHz DSP Slice和3.125 Gb/s低功耗收發器，為成本敏感型應用提供了最佳的低風險、低成本、低功耗和高性能均衡。該器件利用Xilinx公司的ISE 14.4進行編程，編程語言為Verilog HDL。下面就DPSK信號的解調以及同或求和的FPGA實現分別進行介紹。

　　圖4 同步方法流程圖

　　3.1 DPSK解調的FPGA實現

　　DPSK信號采用差分相干解調，其原理如圖5所示[5]。根據工程要求DPSK信號載頻取60 MHz，A/D采樣率取80 MHz，延時[Tb=]1 μs為碼元寬度。

　　圖5 DPSK差分相干解調原理圖

　　該過程在FPGA中實現起來相對容易，主要利用了其內置的IP核，實現的關鍵在于延時操作和定時脈沖的選取。延時操作利用了FIFO IP核[7]。采樣后的信號先進入FIFO中進行緩存，為保證1 μs延時，FIFO中應先存入80個采樣點，然后再邊輸入邊輸出，輸出數據與接收數據相乘，從而達到延時相乘的目的。所謂定時脈沖就是對解調出的信號進行周期性(周期為碼元寬度)的抽取，從而得到解調序列。此處，經20倍降采樣后采樣率變為4 MHz，即一個碼元寬度[Tb]內有4個數據點，經門限判決后每個數據點對應一個二進制數，理想情況下每個碼元內應全為“0”或全為“1”。因此，只需對判決后的二進制序列進行周期為4的數值抽取便實現了定時脈沖抽取，得到解調序列。

　　3.2 同或求和的FPGA實現

　　圖6給出了同或求和的結構框圖，其中本地序列即127位m序列且保持不變。

　　圖6 同或求和的結構框圖

　　同或求和的FPGA實現過程如下：由DPSK解調部分可知，經降采樣后在一個碼元寬度1 μs內會有4個采樣點，127位就對應508個采樣點。因此，首先構建一個508位寬的reg型寄存器，記為rece_code，然后對其進行周期性抽取，周期為4，這樣就得到一組127位序列，保存在127位的reg型寄存器中，記為xcorr_code。接著，構建一個127位reg型寄存器用來存儲約定好的127位本地m序列，記為loc_code。直接對xcorr_code和loc_code進行同或求和操作，和值與門限值進行比較，判斷是否同步。理想情況下，若完全同步，則所求和應為127，但實際情況允許發送的同步碼有丟失，具體允許多大的丟失可根據設置的門限值進行調整。作者在應用時，允許同步碼最多有27位的丟失，因此門限設置為100。若和值大于100，則同步完成，否則rece_code左移一位，低位則由新解調出的二進制數補齊，再重復后續操作，直到同步完成。

　　4 仿真調試分析

　　本節首先利用Matlab工具對DPSK信號的差分相干解調及同或結果進行軟件仿真，然后基于ISE 14.4借助ISim進行硬件仿真測試，最后利用在線邏輯分析儀(ChipScope Pro)進行硬件調試[6]。為方便處理并能很好說明問題，指令信號取20 μs的FSK信號，其碼元寬度也為1 μs，即有20位。仿真調試過程中的指令周期如圖7所示，前后兩處噪聲長度均設為50 μs，20位FSK序列為11001100110000110011，用以驗證同步完成后是否能進行后續的指令解調。

　　4.1 Matlab軟件仿真 　　指令周期如圖8所示，同步完成時DPSK信號經差分相乘和低通濾波后波形如圖9所示，低通濾波后的波形經門限判決及定時抽取后的碼序列如圖10所示，解調序列與本地m序列的同或結果如圖11所示。

　　圖7 仿真調試指令周期圖

　　圖8 指令周期圖

　　圖9 低通濾波后波形

　　圖10 解調序列與本地m序列

　　由圖10可知同步完成時解調序列的第一位和最后一位與本地m序列不同，其余位完全一樣。這些不同同樣反映在圖11中。第一位的不同是由于差分相干解調的性質決定的，由于延時為一個碼元寬度，這就必然會造成第一個碼元解調的不確定性。最后一位的不同是由于定時脈沖的選取造成的，但對于127位的m序列來說只要同步完成時的判決門限設置得當，不會影響同步效果。

　　圖11 解調序列與本地m序列同或結果

　　4.2 ISim硬件仿真

　　在ISE 14.4中利用ISim的仿真結果如圖12所示。其中signal為接收信號，sigout為延遲1 μs后的信號，flag為同步標志位，rece_code為508位reg型變量，xcorr_code為127位解調序列，loc_code為127位本地m序列，code為FSK解碼輸出。

　　圖12 ISim仿真結果

　　接收信號signal預先存入到ROM中，長度為一個指令周期，為節省存儲資源，ROM中數據循環輸出。當解調序列xcorr_code與本地序列 loc_code的同或求和結果大于設置同步門限時，同步完成。此時同步標志位flag置1，由指令周期可知延時50 μs后開始進行FSK解調，FSK長度為20 μs。一個周期指令中FSK信號解調完成后又進入同步處理狀態，直到在下一個指令周期中同步完成后再進行FSK的解調。圖12很好地表現了整個同步過程，同步完成后FSK解調序列為所設11001100110000110011。

　　4.3 ChipScope Pro硬件調試

　　在 ChipScope調試過程中以flag為觸發信號，時鐘為80 MHz。圖13顯示了觸發后抓取的數據。其中code為FSK解碼輸出，decode_sig<31>為同步序列抽取前的解調序列，signal為接收信號，sigout為延遲1 μs后的信號。

　　圖13 觸發后抓取的數據

　　首先，利用ChipScope的Bus Plot功能繪制了signal和sigout的波形如圖14，圖15所示。經對比發現，圖14中FSK信號出現位置為3 940，圖15中FSK信號出現位置為4 020，兩者相差80個點，即1 μs，實現了精確的延時，保證了后續處理的有效性。接著，由圖13可以看出，觸發信號觸發后(同步完成)，延時50 μs后開始進行FSK解調，解調序列為所設11001100110000110011。圖中紅色區域為下一個指令周期同步完成時解調出的m序列，共有 127位。

　　由上述仿真調試可知，該處理過程能準確實現差分相干解調并完成同步，在實現同步的基礎上進行后續解調，很好地滿足了實際工程需要。

　　圖14 觸發后signal信號波形

　　圖15 觸發后sigout信號波形

　　5 結 語

　　本文根據實際工程需要著重解決了信號解調過程中的同步問題。首先對DPSK信號進行差分相干解調，避免了本地相干載波的產生，降低了實現難度并很好地解決了載波同步的問題;然后利用m序列的自相關特性，對解調序列與本地序列相關運算的結果進行分析，進而實現信號同步;在相關處理時，本文基于相關運算原理，采用了同或求和的方法避免了原本復雜的運算，運算速度快并節約了硬件資源;最后經仿真調試分析表明在同步完成后，能準確進行后續的指令解調工作，驗證了方案的可行性。該方案同步準確，穩定度高，已經應用于工程實踐中。

　　參考文獻

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