CCD(Charge Coupled Device)具有低噪聲、低功耗、大動態范圍、量子效率高、光譜響應范圍寬、幾何穩定性好等優點，是可見光領域最具有前途的探測器[1，2]。但不同廠商、不同型號的CCD驅動時序各不相同，因此CCD驅動電路很難規范化和標準化。CCD圖像傳感器對相機的性能起非常關鍵的作用， 因此實現CCD高性能驅動電路設計是非常重要的[3，4]。

　　摘要：為了實現由Kodak KAI0340D CCD(Charge Coupled Device)組成的新型圖像采集系統，需要設計專門的CCD時序驅動電路。使用Xilinx Spartan3AN FPGA( Field Programmable Gate Arrays)設計時序產生電路，經過驅動芯片MAX4426和ISL55110驅動，再經過箝位電路箝位，得到了滿足CCD要求幅度和時序的驅動信號。經實驗驗證該方法產生了滿足CCD要求的驅動時序，實際測試時CCD幀頻達到了205.6frame/s。

　　關鍵詞：建筑經濟,高幀頻,面陣CCD,FPGA,箝位電路,驅動電路

　　高幀頻的CCD探測器是快速信號捕捉，超高速攝像等領域的重要實現手段。該文介紹一種高幀頻CCD KAI0340D驅動電路的設計方法。它的優點是電路結構簡單，調試方便，設計周期短，可靠性高。該CCD最大幀頻可以達到210 frame/s。

　　1 KAI0340D內部結構及驅動時序分析

　　KAI0340D是有效像元為640(H)×480(V)的行間轉移CCD圖像傳感器，其內部結構如圖1所示。總像元數為692×492，支持雙端讀出，最高讀出時鐘頻率為40MHz[5]。

　　CCD讀出共需要五類信號：快門信號(SUB)、三階電平行轉移信號(V2)、兩階電平垂直轉移信號(V2，V1)、復位信號(RS)和兩階水平轉移信號(H1，H2)。要使CCD輸出正確的圖像信號，需要設計滿足電平和時序要求的這五類信號。

　　由表1，可以看出該款CCD所需要的電平種類較多。行間轉移CCD工作過程如下：首先給出SUB信號將光敏區電荷清空;到達設定的積分時間時、給出三階的行轉移信號V2和兩階的垂直轉移信號V1，將光敏區電荷轉移至行間寄存器中;然后，給出兩階的垂直轉移信號V1、V2，將行間寄 存器一行的電荷轉移至水平移位寄存器中;最后，通過復位信號RS和水平轉移信號H1、H2的配合將電荷信號一個一個轉化為電壓信號讀出。

　　2 驅動電路設計

　　CCD驅動電路主要由驅動時序產生電路、驅動器電路和箝位電路組成。包括驅動電路及后續的數據采集電路在內，整塊CCD板上用到的電源共11種(單位：V)：+20、+15、+10、+9、+5、+3.3、+1.2、-20、-10、-8.5和-5。整塊板的功耗集中在+5V和+3.3V電源，綜合考慮設計的復雜性、板上功耗以及電源的通用性，選擇+18V、-18V、+6V和-6V四種電源。其中+15V、+10V和+9V電源由+18V電源經過濾波和電源變換芯片LT1764AEQ產生，+5V、+3.3V和+1.2V由+6V電源也經過LT1764AEQ產生，-10V和-8.5V由-18V 電源經LT1964-SD產生，-5V由-6V電源經LT1964-SD產生，+20V和-20V電源通過倍壓電路產生。

　　2.1 箝位電路

　　箝位電路三要素：初始狀態、箝位方向和箝位電平。以行轉移信號V1為例，信號V1電平要求如圖2所示：常態V1M為0V，有效狀態V1L為-9V。一般的驅動器只能提供正電平驅動，使用MAX4426給出0～ +9V的信號，再將正電平箝位到所需要的電平。根據箝位電路三要素，初始狀態為+9V，向負電壓方向箝位，箝位電平為0V，如圖3所示。初始狀態，電容 C129左端電平為+9V，右端通過電阻R81充電到0V，當C129左端電平跳到0V時，由于電容兩端電壓不能突變，右端電壓降到-9V，此時二極管 D9反向，阻值很大，電容上的電荷同樣不能短時間內通過R81泄放，這樣C129的右端被箝位到了-9V電平。而當C129左端電平變為+9V時，電容右端電平回到一個略高0V的狀態(緩慢充電導致)，但此時D9導通，電壓迅速回到0V。電路的充放電時間常數由電容C129和電阻R81的值決定，可根據信號周期進行調整。

　　另一行轉移信號V2是三階電平如圖2所示，產生過程如下：首先通過一片MAX4426驅動器U16產生一個兩階電平的信號，通過箝位電路(C123和D7) 產生第三階電平，再通過第二個箝位電路(C125、R78和D8) 箝位到所需要的電平[3]。由于所要驅動的電路一般都具有容性負載，故供電電壓可略高于所要求電壓，以抵消容性負載的消耗，讓驅動的電平滿足器件要求。

　　2.2 倍壓電路

　　如圖4所示，初始狀態電容C145左端電平為0V、右端電平為+10V，當vpulse信號由低變高時，C145左端電平變為10V而電容兩端電平不能突變，所以右端電平變為+20V。同理當vpulse_n由高變低時，電容C143右端產生-20V電平。

　　2.3 快門信號產生電路

　　如圖5所示，FPGA產生的控制信號SUB經+5V供電的驅動器隔離后送到電容C150和C151的左端。三極管Q4處于導通而Q3截止，A、C點電平為-20V，B點電平為+20V(不考慮電阻R91、R92和R93及三極管上的損耗);當SUB由高變低時，B點電平被拉到+15V，C點電平被拉到 -25V，Q3導通而Q4截止，A點電平變為+20V，經箝位后，SUB_CCD點的電平為+10V到+50V的脈沖(不考慮損耗)，可略微提高各級供電電壓，產生滿足CCD快門信號電平和時序的脈沖[6，7]。 　　行轉移和復位信號由于速度較快，使用Intersil公司的高速驅動器ISL55110。在負載為100pF時該芯片的上升和下降時間均為 1.5ns，即該負載下最快信號為3ns。根據箝位三要素產生合適電平的信號，此處不在贅述。

　　3 仿真及驗證

　　由于面陣CCD 相機驅動時序的復雜性，采用硬件描述語言Verilog HDL設計驅動時序[8]。Verilog HDL采用自上至下及模塊化設計方式，具有強大的系統硬件描述能力，并能很好的配合仿真工具進行時序仿真，大大縮減了電路的設計周期。在Xilinx公司提供的綜合工具ISE下，使用同步邏輯設計減少毛刺的產生，提高電路的穩定性。調用Modelsim SE6.5可以很方便的觀察時序波形，仿真波形如圖6所示。

　　從圖7、圖8和圖9可以看出產生的驅動信號滿足CCD的要求。CCD輸出的信號經過相關雙采樣、放大和數字化后送到FPGA，FPGA將每一行的右半行數據倒序與左半行數據拼接成一行數據，再通過Camera Link發送到上位機，在上位機的實時顯示軟件上可以看到CCD輸出的圖像數據，并能看到幀頻為205.6frame/s。拍攝的圖片如圖10。

　　5 結論

　　使用FPGA產生驅動時序，經過驅動器調節驅動電壓并提高驅動能力，再用箝位電路箝位到所要電平的方法很好地實現了Kodak KAI0340 CCD的驅動信號，幀頻達到了預期的205.6frame/s。該CCD驅動采用FPGA編程設計，具有設計靈活、調試周期短、可靠性高的特點。箝位電路很好的解決了驅動器無法提供負電壓驅動的問題，并且能夠將電平箝位到所需的電平，通過兩個箝位電路配合可以實現三階電平，滿足了行轉移信號為三階電平的要求。

　　參考文獻：

　　[1] 佟首峰，阮錦，郝志航.CCD圖像傳感器降噪技術的研究[J].光學精密工程，2000，48(2)：140-145.

　　[2] 李洪法，薛旭成，郭永飛，等.雙抽頭CCD圖像整合優化設計[J].中國光學2012.25(1)：42-46.

　　[3] 薛旭成，李云飛，郭永飛.CCD成像系統中模擬前端設計[J].光學精密工程，2007，15(8)：1191-1195.

　　[4] 周懷得，劉海英，徐東，等.行間轉移面陣CCD的TDI工作方式研究[J].光學精密工程，2008，16(9)：1629-1634.